(19)国家知识产权局 (12)发明 专利申请 (10)申请公布号 (43)申请公布日 (21)申请 号 202210110329.8 (22)申请日 2022.01.29 (71)申请人 中国航空无线电 电子研究所 地址 200233 上海市徐汇区桂平路432号 (72)发明人 顾昇　周海兵　郭昊　王晓鹏　 逯姣姣　刘代阳　杨舟　 (74)专利代理 机构 上海和跃知识产权代理事务 所(普通合伙) 31239 专利代理师 杨慧 (51)Int.Cl. G06F 9/445(2018.01) (54)发明名称 FPGA动态并行加卸载系统 (57)摘要 本发明公开了一种FPGA动态并行加卸载系 统， 包含一个主控CP U， 一个代理FPGA和若干个待 加载FPGA； 主控CP U内部的DMA通过主控SRIO控制 器将各待加载FPGA的配置数据按设置好的单次 传输字节 轮流发送给代理FPGA； 代理FPGA内部的 代理SRIO控制器将接收到的各待加载FPGA的配 置数据并写入各对应的待加载FPGA的虚拟链路 上FIFO， 再由各虚拟链路上SelectMap控制器按 SelectMap时序从FIFO读取出待加载FPGA的配置 数据发送给待加载FPGA。 本发明可以在不降低加 载带宽的前提下对多片FPGA并行加载， 起到了对 SRIO带宽分时复用的作用。 权利要求书2页 说明书6页 附图4页 CN 114443170 A 2022.05.06 CN 114443170 A 1.一种FPGA动态并行加卸载系统， 包含一个主控CPU， 一个代理FPGA和若干个待加载 FPGA， 其特 征在于： 主控CPU内部 的DMA在获取数据读取控制权后通过主控SRIO控制器将各待加载FPGA的 配置数据按设置好的单次传输 字节轮流发送给代理FPGA； 代理FPGA内部的代理SRIO控制器接收来自主控CPU的各待加载FPGA的配置数据并写入 各对应的待加载FPGA的虚拟链路上FIFO， 再由各虚拟链路上SelectMap控制器按Select Map 时序从FIFO读取 出待加载 FPGA的配置数据发送给待加载 FPGA； 待加载FPGA通过SelectMap配置专用接口接收配置数据。 2.根据权利要求1所述的一种FPGA动态并行加卸载系统， 其特征在于主控CPU使用 Scatter‑Gather DMA方式进行 数据发送； Scatter‑Gather DMA启动后， 从描述符链表的表头描述符中获取某片待加载FPGA的源 地址后从 内存中读出待加载FPGA的配置数据放入发送缓冲区， 从描述符链表的表头描述符 中获取单次传输字节长度填充主控SRIO控制器的数据大小字段， 从描述符链表的表头描述 符中获取 目的地址， 填充主控SRIO控制器的目的地址寄存器字段， 并启动主控SRIO控制器 的DIO数据传输； 若主控SRIO控制器接收到代理FPGA的packet  accepted控制包， 则主控 SRIO控制器删除发送缓冲区中的已发送的待加载FPGA配置数据， 传输成功； 若主控SRIO控 制器接收到代理FPGA的packet  not accepted控制包， 则将待加载FPGA 配置数据进行重传； 在完成了一次SRIO的DIO数据传输后， 链表指针指向下一个描述符并以上述方式进行第二 片待加载FPGA的SRIO的DIO数据传输， 直至所有待加载FPGA的累计传输字节长度都等于各 自描述符中的总传输 字节长度。 3.根据权利要求2所述的一种FPGA动态并行加卸载系统， 其特征在于描述符链表是由 主控CPU的处理器为每一个待加载FPGA配置一个描述符， 并将所有描述符组成头尾相连组 成， 描述符中的单次传输字节长度设为代理FPGA 中FIFO深度 ×字节宽度， 描述符中的总传 输字节长度设为待加载 FPGA的配置项字节大小。 4.根据权利 要求1所述的一种FP GA动态并行加卸载系统， 其特征在于在代理FPGA中， 每 个待加载FPGA独占一条虚拟链路， 代理SRIO控制器和若干条虚拟链路之间使用AXI总线， 当 代理SRIO控制器接收到主控CPU发送来的数据包后先对数据包进行校验， 若校验成功则根 据数据包中的目的地址将数据包中的待加载FPGA配置数据写入对应虚拟链路的FIFO中， 并 发送packet  accepted控制包给主控CPU。 5.根据权利要求4所述的一种FPGA动态并行加卸载系 统， 其特征在于将FIFO的满信号 取反接入S RIO控制器的AXI ‑Stream接口的ready信号上， 当FIFO被SRIO控制器写满时实现 对SRIO控制器的数据反压操作。 6.根据权利 要求1所述的一种FPGA动态并行加卸载系统， 其特征在于SelectMap控制器 发现FIFO被读空时， 通过拉高CS_B片选型号中断对待加载 FPGA的加载。 7.根据权利要求1所述的一种FPGA动态并行加卸载系 统， 其特征在于当SRIO控制器接 收数据无法正常写入FIFO时， 会向主控CPU发送Packet  Not Accepted数据包， 从而反压 SRIO链路进行流控。 8.根据权利 要求1所述的一种FPGA动态并行加卸载系统， 其特征在于SelectMap控制器 的输出引脚包含了数据、 控制和时钟引脚， 在代理FPGA的内部时钟网络和时钟引脚间加入权　利　要　求　书 1/2 页 2 CN 114443170 A 2ODDR， 使SelectMap控制器的输出时钟被向后相移了180度， 与输出 数据的中心对齐。 9.根据权利 要求1所述的一种FPGA动态并行加卸载系统， 其特征在于在SelectMap控制 器中， 当配置数据全部加载完成后， 采集INIT_B引脚， 如果INIT_B为低， 则需要重新进行加 载。 10.根据权利要求1所述的一种FPGA动态并行加卸载系统， 其特征在于在SelectMap控 制器完成加载后， 需要继续提供若干个CCLK周期的配置时钟再拉高DONE信号； 当该配置时 钟结束后， 进入超时等待条件， 如果设定时间内没有采样到DONE信号拉高， 则认为加载失 败。权　利　要　求　书 2/2 页 3 CN 114443170 A 3